ソニーがDRAMを積層した3層構造のCMOSセンサーを開発発表

ソニーが、DRAMを積層して高速読み出しを可能にした三層構造の1/2.3型CMOSセンサーの開発を発表しました。

ソニー、DRAM層を加えた3層積層型CMOSセンサーを開発 (デジカメWatch)

  • ソニーは2月7日、DRAMを積層した3層構造の積層型CMOSイメージセンサーを開発発表した。スマートフォン向けで1/2.3型、有効2120万画素。ベイヤー配列カラーフィルターを採用している。
  • 裏面照射型画素部分と信号処理回部分の2層からなる従来の積層型CMOSセンサーの中層に、さらにDRAMメモリーを積層。高速読み出しによるフォーカルプレーン歪みの低減や、フルHD/最大1,000fpsのスーパースローモーション撮影を可能とする。
  • イメージセンサーから他のLSIに信号出力する際の速度制約も、信号をDRAMに一旦保存することで規格に合わせた速度で出力できる。これらにより、1,930万画素の静止画1枚を従来比約4倍の1/120秒で読み出せるようになった。

 

ソニーはExmor RSで2層の積層センサーを製品化していますが、今回は3層で、読み出し速度も大幅に上がっているようです。

このセンサーは、スローモーション撮影に非常に強いだけでなく、ローリングシャッター効果も大幅に低減されているようなので、動体の撮影でも威力を発揮そうです。